virtex 4

在PCB板子上跑同步電路的clock是需要特殊處理的。首先，板子上需要做出balance的clock tree，之後還要使用DLL去鎖住chip內的clock，讓input clock與clock leaf node是同步的，這樣系統就會有較少的clock skew。在virtex 4的FPGA裡也有相對應的電路。clock input 接input buffer(IBUFG)之後接到他的DCM，再接到clock buffer(BUFG)，最後接回DCM的feed back clock，作lock的動作。整個系統可以有效的使input clock to DFF output的時間是3ns。input data setup time是1.5ns。這麼強悍的chip作一般電路是沒問題的。