virtex 4 and SDRAM

SDRAM的推動能力相當的大，PC133的規格是必須要工作在133MHz的時脈下推動50pF的電容， 這是相當大的推動能力。主要是因為他必須要並聯四條SDRAM模組(DIMM)的狀況下還能正常工作，所以要推動的電容看起來就會比較大。PC133的規格說,output valid from clock是5.4ns這樣的值相當的小。再來是板子上面的delay，這部份必須使用DRAM chip IBIS model加上DIMM model加上PCB model加上virtex IBIS model之後跑hspice simulation，就可以得到PCB delay，PCB 20 cm的距離模擬一下大約3ns就可以到達，這部份的時間是從output driving開始到virtex 4 input circuit的時間。PC133的5.4ns有一部分跟3ns是重複計算的，所以粗估一下(5.4 + 3ns + 1.5ns)=10ns是沒有問題的。

virtex 4

在PCB板子上跑同步電路的clock是需要特殊處理的。首先，板子上需要做出balance的clock tree，之後還要使用DLL去鎖住chip內的clock，讓input clock與clock leaf node是同步的，這樣系統就會有較少的clock skew。在virtex 4的FPGA裡也有相對應的電路。clock input 接input buffer(IBUFG)之後接到他的DCM，再接到clock buffer(BUFG)，最後接回DCM的feed back clock，作lock的動作。整個系統可以有效的使input clock to DFF output的時間是3ns。input data setup time是1.5ns。這麼強悍的chip作一般電路是沒問題的。

PCB板

過去，作PCB只要畫一畫layout，不需要跑模擬，就可以了，結果也都差不多，因為速度不快，問題不在板子，現在板子的要求變得非常重要，PCB板跟作IC一樣需要作相關的模擬。在PCB上的模擬主要是要處理RLC的問題，以及IO的推動能力，而相關的Model是IBIS，而且在hspice上就可以作相關的模擬。這樣的規劃讓IC設計者可以掛上package，PCB，對應的IC跟核心IC一起模擬。這樣的規劃，可以減少設計相容性的問題，有些設計甚至IO driving能力不夠，跑得很開心，可是等到要上板子才發覺問題一大堆。在100MHz的PCB設計就需要考慮到傳輸線的問題。

SDRAM spec

intel PC 133 spec.
assume SDRAM output load is 50pf
clk to output is 5.4ns
http://www.dewassoc.com/performance/memory/Intel_pc133_valid.pdf